VHDL组合逻辑-时序逻辑练习一、在QuartusII 中用原理图输入法设计 4 位加法器二、应用QuartusII 完成基本组合电路设计三、QuartusII 完成基本时序电路的设计四、总结五、参考资料
一、在QuartusII 中用原理图输入法设计 4 位加法器（一）新建项目（二）创建原理图（三）仿真（四）硬件下载测试1.引脚绑定2.硬件测试二、应用QuartusII 完成基本组合电路设计（一）2选1选择器mux21a1.Verilog语言2.VHDL文件（二）多路选择器muxk三、QuartusII 完成基本时序电路的设计（一）设计触发器1.新建项目2.创建VHDL文件3.编译仿真标题（二）设计锁存器一、在QuartusII 中用原理图输入法设计 4 位加法器（一）新建项目1.File-&a
