verilog 四舍五入_IEEE 754 round-to-nearest-even Verilog代码
IEEE 754 round-to-nearest-evenIEEE 754浮点数标准里面，对于取整的规定："浮点数的舍入任何有效数上的运算结果，通常都存放在较长的暂存器中，当结果被放回浮点格式时，必须将多出来的位元丢弃。有多种方法可以用来执行舍入作业，实际上IEEE标准列出4种不同的方法：舍入到最接近：会将结果舍入为最接近且可以表示的值。这是缺省的近似方法。朝+∞方向舍入：会将结果朝正无限大的方...
