HDLBits之Verilog学习记录 Day7
1 Three modules(Module shift)作业：您将获得一个my_dff具有两个输入和一个输出的模块（实现 D 触发器）。实例化其中三个，然后将它们链接在一起以形成长度为 3 的移位寄存器。clk端口需要连接到所有实例。提供给您的模块是： module my_dff ( input clk, input d, output q );注意：要在模块内部进行连接，您可能需要先声明一些连线。 注意命名连线和模块实例时，它们的名字必须是唯一的。module top_module ( in
