FPGA设计组合逻辑电路中的锁存器问题
在设计中 一般避免锁存器，锁存器不仅消耗资源，且更容易受到干扰，使得经常出现电路的仿真结果和在线调试结果不一致的情况。https://cloud.tencent.com/developer/article/1530837本文主要从编码和综合后的原理图出发，展现不同的编码风格和生成的原理图的区别：编码一：综合后的原理图如下，LUT3为3输入查找表，FDRE为触发器。此编码无触发器生成。编码二：综合后的原理图：（同编码一）编码三：综合后的原理图，LDPE为锁存
