Verilog之计数器资源优化
Verilog之计数器资源优化 采用Verilog编写计数器延时或定时时，会消耗FPGA的片内资源，同时也进而对综合出来的逻辑电路的路径延时产生影响。为此本文探讨以下两种情况对FPGA片内资源的消耗，以及路径延时对系统最大工作频率的影响。其一，计数器实现语句位于同一个always逻辑块中；其二，计数器实现语句采用单独的always逻辑块，与程序其他逻辑块相互独立。 （1）
