FPGA学习笔记3 -- 多路选择器
这里设计一个三线八线译码器组合逻辑赋值的大体框架：当只有单条赋值语句时可以省略begin -- end 语句module my3_8(a,b,c,out); input a;//输入端口a input b;//输入端口b input c;//输入端口c output reg [7:0]out;//输出端口,[]中表示位宽，且在always模块中赋值的变量一定为reg型 always@(a,b,c)begin//当abc中任意一个发生变化即执行begin中...
