用casex描述三人表决器 1 Verilog描述module bjq3_casex( input a, input b, input c, output reg out); always@(a or b or c)begin casex({a,b,c 3'b00x: out = 1'b0; //有2个0，不需要考虑第三个 ... Other 2023-05-26 140 点赞 2 评论 212 浏览
