概述
1 Verilog描述
module bjq3_casex(
input a,
input b,
input c,
output reg out
);
always@(a or b or c)begin
casex({a,b,c
3'b00x: out = 1'b0; //有2个0，不需要考虑第三个
3'b01x: out = c; //有1个1和1个0，表决结果取决第三个
3'b10x: out = c;
3'b11x: out = 1'b1;
default: out = 1'bz;
endcase
end
endmodule
2 功能仿真
最后
以上就是沉静胡萝卜为你收集整理的用casex描述三人表决器的全部内容，希望文章能够帮你解决用casex描述三人表决器所遇到的程序开发问题。
如果觉得靠谱客网站的内容还不错，欢迎将靠谱客网站推荐给程序员好友。
本图文内容来源于网友提供，作为学习参考使用，或来自网络收集整理，版权属于原作者所有。
发表评论 取消回复