Verilog HDL学习笔记
通过连续赋值语句描述了一个名为adder的三位加法器可以根据两个三比特数a、b和进位（cin）计算出和（sum）和进位（count）module adder(count,sum,a,b,cin); //定义加法器模块 input [2:0] a,b; //输入a,b input cin; output count; assign {count,sum}...
