VHDL设计一个同步清零的JK触发器
1、设计一个同步清零的JK触发器，其引脚名称和逻辑功能如下表所示。LIBRARY ieee;USE ieee.std_logic_1164.all;ENTITY jk ISPORT (clk, clr, j,k : IN STD_LOGIC;q, nq : buffer STD_LOGIC);END jk;ARCHITECTURE arjk OF jk ISBEGINPROC...
