Verilog 相等运算符（==）和全等运算符（===）的区别
相等运算符（==）参与比较的两个操作数必须逐位相等，其相等比较的结果才为 1, 如果某些位是不定态或高阻值，其相等比较得到的结果是不定值例如：（4’b1010 == 4’b1010）= 1（4’b1011 == 4’b1010）= 0（4’b1010 == 4’b101x）= x（4’b101z == 4’b1010）= x（4’b1010 != 4’b1010） = 0（4’b1011 != 4’b1010） = 1（4’b1010 != 4’b101x） = x（4’b101z !=
