Verilog 相等运算符（==）和全等运算符（===）的区别

54 阅读 0 评论 36 点赞

我是靠谱客的博主曾经发卡，最近开发中收集的这篇文章主要介绍Verilog 相等运算符（==）和全等运算符（===）的区别，觉得挺不错的，现在分享给大家，希望可以做个参考。

概述

相等运算符（==）

参与比较的两个操作数必须逐位相等，其相等比较的结果才为 1, 如果某些位是不定态或高阻值，其相等比较得到的结果是不定值
例如：
（4’b1010 == 4’b1010）= 1
（4’b1011 == 4’b1010）= 0
（4’b1010 == 4’b101x）= x
（4’b101z == 4’b1010）= x
（4’b1010 != 4’b1010） = 0
（4’b1011 != 4’b1010） = 1
（4’b1010 != 4’b101x） = x
（4’b101z != 4’b1010） = x

全等运算符（===）

全等比较是对这些不定态或高阻值的位也进行比较，两个操作数必须完全一致，其结果才是 1，否则结果是 0
例如：
（4’b1010 === 4’b1010）= 1
（4’b1011 === 4’b1010）= 0
（4’b1010 === 4’b101x）= 0
（4’b101z === 4’b1010）= 0
（4’b101z === 4’b101z）= 1
（4’b101x === 4’b101x）= 1
（4’b1010 !== 4’b1010） = 0
（4’b1011 !== 4’b1010） = 1
（4’b1010 !== 4’b101x） = 1
（4’b101z !== 4’b1010） = 1