Verilog实现任意时钟周期延时的方法小结
方法一：非阻塞赋值延时打拍这个方法是最简单的实现延时的方法，缺点是如果延时的周期比较长的话，要写的东西也会变得很多always @ (posedge clk) begin d1 <= d; d2 <= d1; ....... dout <= dn;end通过这种方式可以把信号延时n个周期。方法二：移位寄存器延时这个方法也比较简单，实现起来也很容易，缺点是消耗的资源比较大//延时N个时钟周期parameter N=4;
