Verilog4选1数据选择器与2选1数据选择器仿真波形对比
4选1数据选择器代码用case语句实现：module mux4_to_1( // 4选1数据选择器，模块的输入输出名 d0, d1, d2, d3, a0, a1, out);input d0,d1,d2,d3; //输入输出端口的声明input a0,a1;output out;reg out; //输出端口声明为寄存器类型变量a...
