FPGA学习笔记（3）——如何理解时序逻辑会延迟一拍的现象
疑惑：什么是时序逻辑会延迟组合逻辑一拍？如何理解该现象？当数据变化沿与寄存器时钟上升沿重合时，寄存器输出信号是什么？结论：DFF有输入端（D端）和输出端（Q端），D端连接部分组合电路，其值随组合电路的输入值同步变化； 所谓“延迟一拍”是指当时钟上升沿来临时，D端数据会传送到Q端，即Q值相较于D值会延迟一拍； 当数据变化沿与寄存器时钟上升沿重合时，可看作D端数据先变化，随即再将值传给Q端，即波形图显示的是寄存器输出（Q）为信号跳变沿后的值，如图4； 寄存器之间的延迟，即每经过一个DFF，就会增加
