我的 FPGA 学习历程（15）—— Verilog 的 always 语句综合
在本篇里，我们讨论 Verilog 语言的综合问题，Verilog HDL (Hardware Description Language) 中文名为硬件描述语言，而不是硬件设计语言。这个名称提醒我们是在描述硬件，即用代码画图。在 Verilog 语言中，always 块是一种常用的功能模块，也是结构最复杂的部分。笔者初学时经常为 always 语句的编写而苦恼，不知道使用哪种赋值语句，...
