verilog 12小时时钟设计
题目来源于HDLBits大致意思是设计一个12小时的时钟，分为时 分 秒 ，每个单位又由两个bcd码组成，复位为12：00：00；且有pm信号输出，pm为1时为下午。代码如下：module top_module( input clk, input reset, input ena, output pm, output [7:0] hh, output [7:0] mm, output [7:0] ss); wire [4:0
