算术逻辑运算单元ALU的串行和并行加法器串行加法器并行加法器
文章目录串行加法器全加器真值表补码加法运算串行全加器图表达式并行加法器表达式并行加法器并行加法器逻辑电路图CLA加法器串行加法器FA指的是加法器全加器真值表Si = AI ⊕ Bi (⊕ 代表异或运算)Ci+1 = AIBI + BIC! + CIAI = AIBi + (AI ⊕ BI) (AIBI 代表与运算)补码加法运算对照上面的表串行全加器图引入问题：当加法运算个数太多时，下一位的全加器必须等待上一位的全加器的进位信息C，才能进行接下来的运算，这种串行加法器的设计
