我是靠谱客的博主 动听盼望，最近开发中收集的这篇文章主要介绍【Modelsim仿真】near “；“: syntax error, unexpected ‘；‘, expecting ‘) 调试出错，觉得挺不错的，现在分享给大家，希望可以做个参考。
概述
问题分析：
我们定位到的那行代码，如上图，似乎看起来没有语法错误，符号也是英文无误，但一般这种错误，的确是因为括号打成中文下的括号了，复制粘贴的有可能出现符号格式错误，因此，Verilog编写代码时最好亲手敲进去。
解决方法：
重新敲入定位到的那行语法有错的代码，即将“BankQueue Test(.N(N),.V(V),.key1(Key1),.key2(Key2),.key3(Key3);”删去，重新敲这行代码，最后再编译就Oh了。
原文：Modelsim仿真中波形显示的尺度太大看不到，怎么快速调整波形大小至正常？
谢谢观看！！！
最后
以上就是动听盼望为你收集整理的【Modelsim仿真】near “；“: syntax error, unexpected ‘；‘, expecting ‘) 调试出错的全部内容，希望文章能够帮你解决【Modelsim仿真】near “；“: syntax error, unexpected ‘；‘, expecting ‘) 调试出错所遇到的程序开发问题。
如果觉得靠谱客网站的内容还不错，欢迎将靠谱客网站推荐给程序员好友。
本图文内容来源于网友提供，作为学习参考使用，或来自网络收集整理，版权属于原作者所有。
发表评论 取消回复