我是靠谱客的博主 老迟到雨,这篇文章主要介绍Debussy与modelsim仿真问题(systemverilog和verilog),现在分享给大家,希望可以做个参考。

 

1.# ** Error: ../../code/Rtl/send_to_lvds_n.v(167): A begin/end block was found with an empty body.  This is permitted in SystemVerilog, but not permitted in Verilog.  Please look for any stray semicolons.

 

问题原因 提示行 多了一组 “;”

最后

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