verilog符号与或非异或_异或应用实例（verilog）

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我是靠谱客的博主苹果鼠标，这篇文章主要介绍verilog符号与或非异或_异或应用实例（verilog），现在分享给大家，希望可以做个参考。

异或是一种基于二进制的位运算，用符号XOR或者 ^

表示，其运算法则是对运算符两侧数的每一个二进制位，同值取0，异值取1。简单理解就是不进位加法，如：1+1=0，0+0=0，1+0=1。

性质:

1、交换律

2、结合律(即(a^b)^c == a^(b^c))

3、对于任何数x，都有x^x=0，x^0=x

4、自反性 A XOR B XOR B = A

xor 0 = A

一些运算规则:

A^1 = ~A;

A^0 = A;

A^A = 0;A^~A=1;

按不进位加法理解这些就简单些了：对一位数加1就会一直取反，加0则不变。

以前转过两篇博文：异或^的几个应用和异或的性质和运算提到了诸如加密、奇偶校验、分频等应用。最近碰到一段程序，用异或进行编码，所以把异或再拿出来温习一下，这个基本上要成为我最爱的操作符了。

大致程序如下：其中din的产生时钟为4m

reg dat_buf1=0;

reg dat_buf2=0;

always @(posedge clk8m)

begin

dat_buf1

<= dat_buf1^~din;

dat_buf2

<= dat_buf2^(din|dat_buf1);

end

编码的原理来自于运算规则A^1 = ~A;A^0

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