quartus频率计时钟设置_Verilog频率计设计

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我是靠谱客的博主光亮小蘑菇，最近开发中收集的这篇文章主要介绍quartus频率计时钟设置_Verilog频率计设计，觉得挺不错的，现在分享给大家，希望可以做个参考。

概述

这是以前的一个可编程逻辑课上机实验三

实验报告

数字频率计的基本设计思路是在给定一个time开始测量的时候产生的T的个数，也就是采用一个标准的基准时钟，在单位时间(1秒)里对被测信号的脉冲数进行计数。测频法包括直接测频法、等精度频率测量法、周期法等。

数字频率计的原理如图6-1所示。对系统时钟的信号分频后产生1Hz的输出频率被作为控制模块的时钟输入，由控制模块产生的计数使能信号和清零信号对计数模块进行控制，而由其产生的锁存信号load对锁存模块进行控制，一旦计数使能信号为高电平，并且时钟上升沿到来，计数器便开始正常计数，清零信号到来则计数清零，而当锁存信号为高电平时，数据便被锁存器锁存，然后将锁存的数据输出到显示模块显示出来，数据锁存保证系统可以稳定显示数据，显示译码驱动电路将二进制表示的计数结果转换成相应的能够在数码显示管上可以显示的十进制结果。

(1)分频器模块

分频器模块将对系统时钟进行分频，输出1Hz赫兹的信号，作为测频控制模块的输入信号。例如，假设系统时钟为1024Hz，则对其进行2的10次方分频即可得到1Hz的分频输出信号。

(2)测频控制模块

测频控制模块的输出包括计数器的使能端，清零端以及数据锁存器的锁存信号。分别控制计数器的计数和清零。当锁存信号为高电平时，计数器的计数结果被锁存并输出到显示模块显示。

1 moduletestctl(clk,tsten,clr,load);2

3 inpu