hdl四位二进制计数器_四位二进制加法计数器

一

实验目的

1

．熟悉Ｑ

uartusII

的ＶＨＤＬ文本设计流程全过程，学习计数器的设计与仿真

2

．掌握简单逻辑电路的设计方法与功能仿真技巧。

3

．学习使用

V

AHDL

语言进行含异步清零和同步加载与时钟使能的计数器的设计

二

实验仪器设备

1

．

PC

机，

1

台

2

．Ｑ

uartusII

系统

三

实验原理

含计数使能、异步复位

4

位加法计数器，其中有锁存器、

rst

是异步清零信号，低电平

有效；

clk

是锁存信号、当

ena

为

1

时使能锁存器。

四

实验内容

用

VHDL

语言设计一个含异步清零和同步加载与时钟使能的计数器，并进行编辑，编

译与仿真。要求

(1)

设计含有异步清零

CLR

和时钟使能端

ENA

。

(2)

用

D

触发器设计带有上述功能的十进制的加法计数器。

五

实验程序

LIBRARY IEEE;

USE IEEE.STD_LOGIC_1164.ALL;

USE IEEE.STD_LOGIC_UNSIGNED.ALL;

ENTITY CNT10 IS

PORT(CLK,RST,EN : IN STD_LOGIC;

CQ : OUT STD_LOGIC_VECTOR(3

DOWNTO

0);

COUT : 0UT STD_LOGIC);

END ENTITY CNT10;

ARCHITECTURE behav OF CNT10 IS

BEGIN

PROCESS (CLK,RST,EN)

V

ARIABLE

CQI : STD_LOGIC_VECTOR(3

DOWNTO 0);

BEGIN

IF RST=

‘

1

’

THEN CQI:=(OTHERS =>

‘

0

’

);

ELSIF CLK

’

EVENT AND CLK=

‘

1

’

THEN

IF EN=

‘

1

’

THEN

IF CQI<9 THEN CQI:=CQI+1;

ELSE

CQI

:=

(OTHERS =>

‘

0

’

);

END IF;

END IF;

END IF;

IF CQI=9 THEN COUT<=

‘

1

’

;

ELSE COUT<=

‘

0

’

;

END IF;

CQ<=CQI;

END PROCESS;

END ARCHITECTURE behav;

六

.

实验仿真图形