Verilog学习——T触发器Verilog学习一、T触发器介绍二、Verilog 语言实现总结

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我是靠谱客的博主迅速口红，最近开发中收集的这篇文章主要介绍Verilog学习——T触发器Verilog学习一、T触发器介绍二、Verilog 语言实现总结，觉得挺不错的，现在分享给大家，希望可以做个参考。

概述

提示：文章写完后，目录可以自动生成，如何生成可参考右边的帮助文档

文章目录

Verilog学习
一、T触发器介绍
二、Verilog 语言实现
总结

Verilog学习

记录个人学习Verilog的过程以及遇到的问题。

一、T触发器介绍

T触发器（Toggle Flip-Flop，or Trigger Flip-Flop）只有一个信号输入端T，在时钟有效边沿到来时，T端输入有效信号，则触发器翻转，否则触发器保持不变。因此T触发器能够实现有效的计数功能，常用于实现数字计数器。（维基百科：设有一个输入和输出，当时钟由0转为1时，如果T和Q不相同时，其输出值会是1。输入端T为1的时候，输出端的状态Q发生反转；输入端T为0的时候，输出端的状态Q保持不变）

T触发器符号，T是输入 图：T触发器符号

T触发器的特征方程： $Q_{n+1} = T Q_{n} ' +T ' Q_{n}= T⊕Q_{n}$
T触发器的特征表：

$T$	$Q$	$\overset{ˉ}{Q}$
0	0	0
0	1	1
1	0	1
1	1	0

二、Verilog 语言实现

代码如下（示例）：

module t(clk,rst,T,Q);
	input clk,rst,T;
	output reg Q;
	always@(posedge clk or negedge rst)
	begin	
		if(!rst) 
			Q<=1'b0;
		else if(T) 
			Q<=~Q;
		else 	
			Q<=Q;
	end
endmodule