四位十进制计数器verilog_计数器及其应用

一、实验目的 1、学习用集成触发器构成计数器的方法 2、掌握中规模集成计数器的使用及功能测试方法 3、运用集成计数计构成1/N分频器 二、实验原理

计数器是一个用以实现计数功能的时序部件，它不仅可用来计脉冲数，还常用作数字系统的定时、分频和执行数字运算以及其它特定的逻辑功能。

计数器种类很多。按构成计数器中的各触发器是否使用一个时钟脉冲源来分，有同步计数器和异步计数器。根据计数制的不同，分为二进制计数器，十进制计数器和任意进制计数器。根据计数的增减趋势，又分为加法、减法和可逆计数器。还有可预置数和可编程序功能计数器等等。目前，无论是TTL还是CMOS集成电路，都有品种较齐全的中规模集成计数器。使用者只要借助于器件手册提供的功能表和工作波形图以及引出端的排列，就能正确地运用这些器件。

1、用D触发器构成异步二进制加／减计数器

下图是用四只D触发器构成的四位二进制异步加法计数器，它的连接特点是将每只D触发器接成T'触发器，再由低位触发器的端和高一位的CP端相连接。

若将上图稍加改动，即将低位触发器的Q端与高一位的CP端相连接，即构成了一个4位二进制减法计数器。

2、中规模十进制计数器

CC40192或74LS192是同步十进制可逆计数器，具有双时钟输入，并具有清除和置数等功能，其引脚排列及逻辑符号如下图所示。

74LS192同步十进制可逆计数器逻辑功能总结：

3、计数器的级联使用

一个十进制计数器只能表示0～9十个数，为了扩大计数器范围，常用多个十进制计数器级联使用。

同步计数器往往设有进位(或借位)输出端，故可选用其进位(或借位)输出信号驱动下一级计数器。 下图是由CC40192利用进位输出控制高一位的CP_U端构成的加数级联图。用两个CC40192计数器可以构成100进制计数器。

4、实现任意进制计数

(1)用复位法获得任意进制计数器

假定已有N进制计数器，而需要得到一个M进制计数器时，只要M＜N，用复位法使计数器计数到M时置“0”，即获得M进制计数器。

(2)利用预置功能获M进制计数器

用三个CC40192可组成421进制计数器。

外加的由与非门构成的锁存器可以克服器件计数速度的离散性，保证在反馈置“0”信号作用下计数器可靠置“0”。

三、实验设备与器件 1、 ＋5V直流电源  2、 双踪示波器 3、 连续脉冲源  4、 单次脉冲源 5、 逻辑电平开关 6、 逻辑电平显示器 7、 译码显示器 8、 CC4013×2(74LS74)       CC40192×3(74LS192)       CC4011(74LS00)

      CC4012(74LS20)

四、实验内容

1、用74LS74 D触发器构成4位二进制异步加法计数器。

实验步骤-连接电路后，按单次脉冲源，观察输出端状态变化。

4位二进制异步加法计数器状态表：

将图电路中的低位触发器的Q端与高一位的CP端相连接，构成减法计数器，按实验内容2)、3)进行实验，观察并列表记录Q₃～Q₀的状态。(选做) 2. CC40192或74LS192构成十进制加法计数电路图(选做)

(减计数时CPU接高CPD接脉冲)

3、用两片CC40192或74LS192组成两位十进制加法计数器

   按图连接电路，输入计数脉冲，进行由00—99累加计数，记录之。

实验步骤-连接电路后，按单次脉冲源，观察输出端状态变化。

4、将两位十进制加法计数器改为两位十进制减法计数器，实现由99—00递减计数，记录之。(选做)

5、设计一个数字钟移位60进制计数器并进行实验。(选做)

五、实验报告及总结要求

1、画出实验线路图，记录、整理实验现象及实验所得的有关波形。对实验结果进行分析。

2、总结使用集成计数器的体会。