D触发器 vivado

源程序

module DFF(
    input clk,
    input rst_n,
    input en,
    input d,
    output reg q
    );
   always @(posedge clk, negedge rst_n) 
    begin
    if(rst_n==0) 
        q <= 1'b0; 
    else if (en==1) 
        q <= d; 
    end 
endmodule

仿真程序

module DF; 
reg rst_n; 
reg en; 
reg clk; 
reg d; 
wire q; // Note: CLK must be defined as a reg when using this method 
parameter PERIOD = 10; 
always 
begin 
clk = 1'b0; 
#(PERIOD/2) 
clk = 1'b1; 
#(PERIOD/2); 
end 
initial 
begin 
rst_n = 1'b1; 
en = 1'b1; 
d = 1'b0; 
#60 
rst_n = 1'b0; 
en = 1'b0; 
d = 1'b1; 
#60; 
rst_n = 1'b1; 
en = 1'b1; 
d = 1'b1;
#60 
rst_n = 1'b1; 
en = 1'b0; 
d = 1'b1;
#60;
end 

DFF uu1(.clk(clk), .rst_n(rst_n), .en(en), .d(d), .q(q) ); 
endmodule

备注：本代码由西安交通大学电气工程及其自动化专业学生使用，如有侵权，联系作者删除。 本代码为西安交通大学学生备忘而用。
如果有共同爱好者，可以一起学习
qq：2685783428

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最后

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