D触发器是一个具有记忆功能的，具有两个稳定状态的信息存储器件，是构成多种时序电路的最基本逻辑单元，也是数字逻辑电路中一种重要的单元电路。
真值表：
特征方差程：
verilog代码：
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10module d(clk,d,q); input d,clk; output q; reg q; always @(d,clk) if(clk) q <= d; endmodule
测试程序：
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17`timescale 1 ns/1ps module d_tb; reg D,CLK; wire Q; d Df(CLK,D,Q); always #10 CLK=~CLK; initial begin D=1'b0;CLK=1'b0; #10 D=1'b1; #15 D=1'b0; #20 D=1'b1; #25 D=1'b0; #20 $stop; end endmodule
仿真结果：
从图中可以看出，CLK低电平时Q保持不变，CLK高电平时输出Q与输入D相同。
注意：always @(d,clk)正确
always @(clk)错误
括号里面为敏感信号，如果不包含d,那么在CLK不变的情况下，q就感应不到d的变化，q的值就不正确！！！
最后
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