eda多功能数字钟课程设计_eda课程设计——多功能数字钟.doc

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内容要点：

14图16顶层原理图见附图。感想通过这次设计，既复习了以前所学的知识，也进一步加深了对 EDA 的了解，让我对它有了更加浓厚的兴趣。特别是当每一个子模块编写调试成功时，心里特别的开心。但是在画顶层原理图时，遇到了不少问题，最大的问题就是根本没有把各个模块的 VHD 文件以及生成的器件都全部放在顶层文件的文件夹内，还有就是程序设计的时候考虑的不够全面，没有联系着各个模式以及实验板的情况来编写程序，以至于多考虑编写了译码电路而浪费了很多时间。在波形仿真时，也遇到了一点困难,想要的结果不能在波形上得到正确的显示:在分频模块中，设定输入的时钟信号后，却只有二分频的结果，其余三个分频始终没反应。后来，在数十次的调试和老师的指点之后，才发现是因为规定的信号量范围太大且信号的初始值随机，从而不能得到所要的结果。还有的仿真图根本就不出波形，怎么调节都不管用，后来才知道原来是路径不正确，路径中不可以有汉字。真是细节决定成败啊！总的来说，这次设计的数字钟还是比较成功的，有点小小的成就感，终于觉得平时所学的知识有了实用的价值，达到了理论与实际相结合的目的，不仅学到了不少知识，而且锻炼了自己的能力，使自己对以后的路有了更加清楚的认识，同时，对未来有了更多的信心。参考资料：1、潘松，王国栋，VHDL 实用教程〔M〕.成都: 电子科技大学出版社， 2000.(1)2、崔建明主编，电工电子 EDA 仿真技术 北京：高等教育出版社， 20043、李衍编著，EDA 技术入门与提高王行 西安：西安电子科技大学出版社， 20054、侯继红, 李向东主编，EDA 实用技术教程 北京：中国电力出版社， 20045、沈明山编著，EDA 技术及可编程器件应用实训 北京：科学出版社， 20046、侯伯亨等，VHDL 硬件描述语言与数字逻辑电路设计 西安:西安电子科技大学出版社，19977、辛春艳编著，VHDL 硬件描述语言 北京：国防工业出版社，200213min1[3..0]min0[3..0]sec1[3..0]sec0[3..0]hh[3..0]hl[3..0]mh[3..0]ml[3..0]hou0[3..0]hou1[3..0]in_500in_1000qvoiceinst图15library ieee；use ieee.std_logic_1164.all；use ieee.std_logic_unsigned.all；USE IEEE.STD_LOGIC_ARITH.ALL；entity voice is port (min1,min0,sec1,sec0,hh,hl,mh,ml,hou0,hou1:in std_logic_vector(3 downto 0)；in_500,in_1000:in std_logic；q:out std_logic)；end voice；architecture one of voice isbeginprocess(min1,min0,sec1,sec0)begin--整点报时部分if min1="0101" and min0="1001" and sec1="0101" thenif sec0="0001" or sec0="0011" or sec0="0101" or sec0="0111" then q<=in_500；elsif sec1="0101" and sec0="1001" then q<=in_1000；else q<='0'； end if；else q<='0'；end if；--闹时部分if min1=mh and min0=ml and hou1=hh and hou0=hl then q<=in_1000；end if；end process；end one；仿真波形如下图16：12仿真波形

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