FPGA中4位计数器

设定输入为reset，clk；输出为out；则计数器程序为：

module    count4(out,reset,clk);

    input    reset,clk;
    
    output [3:0] out;

    reg [3:0] out;

always    @(posedge clk)
    begin
        if(reset)                //同步复位
            out <= 0;
        else
            out <= out + 1'b1;   //计数
    end
endmodule

仿真程序为：

`timescale    1na/1ns
`include        "count4.v"

module    count4_tp;

    reg clk,reset;              //测试输入信号定义为reg型

    wire [3:0] out;             //测试输出信号定义为wire型

    parameter    DELY = 100;

    count4 mycount(out,reset,clk);       //调用测试对象

always    #(DELY/2)    clk = ~clk;       //产生时钟波形

initial
    begin                                //激励信号定义
            clk = 0;
            reset = 0;

        #DELY    reset = 1;
        #DELY    reset = 0;
        #(DELY*20)    $finish;
    end

//定义结果显示格式
initial    $monitor($time,,,"clk=%d reset=%d out=%d",clk,reset,out);
endmodule

仿真如图后续补充。

最后

以上就是羞涩小馒头最近收集整理的关于FPGA中4位计数器的全部内容，更多相关FPGA中4位计数器内容请搜索靠谱客的其他文章。