DC实战问题汇总

这篇博客主要记录我在使用DC的过程中出现的问题以及解决的办法。
1、在设计文件中，可能将parameter单独提取出来，放在一个文件中。然后其他verilog文件就可以直接使用这些parameter。在DC的时候这些存放parameter的文件不要read到DC环境中。因为这样会报错。解决办法是将这些文件的路径放到searchpath中。具体操作如下：
set searchPath “.
path1
path 2
$SYNOPSYS/libraries/syn
…”
其中path1，path2就是parameter的路径，$SYNOPSYS/libraries/syn是DC自带的库的路径。
2、关于link不上的问题。
由于在综合的时候库没有添加完全，DC报出了unresloved的问题。让我用link命令检查一下。但是我已经退出了DC的环境，于是用read_ddc的方式打开之前的综合保存的ddc文件。然后link发现全都link不上。用list_libs查看有哪些库，发现一个想要的库都没有。就想用read_lib添加，但是read_lib会报错。查看了文档发现，应该用read_file来读取库文件。读取了所有的库文件后，发现link还是有问题。最后没办法只能重新综合一次，重新综合后就没有报link的问题了。
3、get_pins u_SYS_TOP/u1/* 无法获取u1及其子模块的pins，而只能获取u1这一层的pins。这需要注意，通配符*无法实现跨层次查找。

最后

以上就是机智毛衣为你收集整理的DC实战问题汇总的全部内容，希望文章能够帮你解决DC实战问题汇总所遇到的程序开发问题。

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