数字逻辑与数字电路知识点整理(Wust)

前言

之前是给自己用的，没想到考试还是翻车了，关键是看了太多遍了，有点麻木，因为占桌面位置，所以决定$upload$上来，分享给大家，此整理主要用于考试。

1.编码

$73$十进制数：

$8421BCD$码: $01110011$

余三码：$10100110$

$5421BCD$码：$10100011$

$2421BCD$码： $11010011$

$tips:$ 余三码+3，5421码$>4$的时候$+3$，$2421$码$>4$的时候$+6$。

因为构成移位寄存器的触发器应该在一个时钟周期内只翻转一次，所以主从SR可以，基本和同步的不行。

74LS161 4位二进制加法记数器 74LS161

P59 扇出系数 衡量门电路的负载能力，是指驱动同类门的最大数目。

25、在 verilogHDL模块的IO声明中，用来声明端口数据流动方向的关键字包括(input、output、inout)

奇偶校验中 1的个数要为奇数，若发送码中1的个数不为奇数，则监督码为1，否则为0.

环形计数器 P177

题型：

2.填空题。

bcd码

逻辑相邻项：答案为变量个数。

集成电路(双极型：TTL，单极型：CMOS)

verilog：过程内部语句：顺序语句，外部(module中)：并行语句，ep:assign语句。

移位寄存器的输出反馈到输入端可构成环形和扭环形计数器。

P73 消除竞争冒险的方法：修改逻辑设计(增加冗余项)，引入选通脉冲，增加滤波电容。

最大项等于最小项取反

奇校验，监督码+原数中1的个数要为奇数。

进制转换。

(储存n位二进制信息) 需要$n$个触发器。

$n$进制扭环形计数器需要$\frac{n}{2}$个触发器。

模$n$计数器是指该计数器有$n$个有效记数状态。

数据分配器的功能：将一路数据分时地传输到多路通道中。

奇偶校验只能发现奇数位信号出错。

反演规则，对偶规则。

P59 扇出系数 衡量门电路的负载能力，是指驱动同类门的最大数目。扇出系数：一个门电路地输出端所能连接地下一级门电路输入端的个数。

三态门状态：0，1，高阻态。

$n$个触发器的扭环形计数器模长为：$2n$。

按照相加进位方法不同可分为：逐位进位加法器和超前进位加法器。

3.单选

等价逻辑表达式。

门

CP脉冲频率和输出频率比例：2:1。(不一定，需要画图)

不能构成移位寄存器的触发器：基本和同步触发器。

Mealy时序电路的输出和电路状态和输入有关。

Moore时许电路的只和电路状态有关。

七段字形码 二进制的对应。

最小项表达式。

各种触发器中 只有RS触发器有约束条件 RS=0。

竞争冒险现象 变量的取值。

给图 求出触发器的状态方程。

边沿触发器的抗干扰能力最强。

计数器一定包含存储元件(触发器)，存储元件就是存储一位二进制代码。

时序部件一定有储存器(即触发器)

P112 一个完整的时序逻辑电路由存储电路和组合逻辑电路构成，存储电路必不可少，组合逻辑电路是可选。两者都包含的是Mealy型，只包含存储电路的是Moore型。

$n$位二进制的校验器，需要$n-1$个异或门。

verilog 中判断CLK 上升和下降沿表达式 posedge CLK negedge CLK

若题目问最少需要多少个触发器构成$n$进制的计数器，则答案为：$x,(2^x\ge n)$的最小值。

作为端口数据流向定义的关键字有三个：$input,output,inout$。

TTL多余输入端可接地。

将使能端作为数据输入，带有使能端的译码器就可以作为多路数据分配器。

寄存器是边沿触发方式，锁存器是电平触发方式。

T触发器的 低电平状态保持不变，高电平每个时钟周期翻转一次。

P182 环形计数器作为顺序脉冲发生器 没有译码器，不存在干扰脉冲问题。

标准与或式：最小项相或。标准或与式：最大项相与。

verilog 中被定义为reg类型的变量，不一定会综合出时序逻辑电路。

包含无关项的逻辑函数称为不完全确定的逻辑函数。

竞争冒险产生的主要原因是：时间延迟。

一个模块中可包含多个过程语句，多个过程语句是并行执行的，同时过程语句内部是顺序执行的。

时序逻辑电路任意时刻的输出状态 不只取决于该时刻的输入 还是取决于电路的原有状态

组合逻辑电路任意时刻输出只与当前输入有关

第一个大题：

逻辑公式：

分配律：A+BC=(A+B)(A+C)。

吸收律：A(A+B)=A,A+AB=A

消因子法： A+A‘B=A+B

并项：AB’+AB=A

反演律：(A’+B’)=(AB)’

消项法：AB+A’C+BC=AB+A’C (两个与项包含A,A’，其余因子组成的第三项可消去)

求反函数：(AB+A’C)’=AB’+A’C’ 两与项包含A,A’,则反函数等于其他因子求反。

化简式为了防止式子不是最简，可以用卡诺图再化简一遍。

(AC)’　不是最简与或式：　A’+C’才是。

2.卡诺图化简步骤：

写出原表达式。

画出卡诺图，画圈。

写出最终表达式。

若有无关项：开始的表达式可以写成：$\sum m(1,2,\dots )+\sum d(4,5\dots )$

五.分析题。

题型1：

1.写出电路的驱动方程(激励方程),状态方程，输出方程，时钟方程。

一般都是由几个触发器和门组成，所以需要牢记触发器的状态方程。

2.画出波形图。

3.判断是否能自启动：先找到有效状态，若全为有效状态，没有无效状态则可以自启动。只包含一个环也可以自启动。

4.列出状态转换真值表。

左边自变量 从高位到低位，右边因变量，若有CLK，则最左边写CLK(从0开始 单位为1递增)。

4.分析电路实现的逻辑功能：

如果是计数器的话，先判断是同步还是异步：CLK接到一起是同步，否则是异步。

然后再判断是几进制，几个有效状态就是几进制。

然后再按照状态转换图判断是加法器还是减法器。

如果状态方程与输入有关，则说明是可控的计数器，然后分输入的情况来说明每个 的功能。

题型2.分析给定电路的逻辑功能。

先列出对应情况的真值表。

常见的：

3进制输入，1个输出有：1$m_0+m_7$一致判定

2 $m_3+m_5+m_6+m_7$ 多数表决。

3进制输入，2个输出：$F_1,F_2$，一般是全加器，半加器，全减器，半减器。

全加器：$F_1=m(1,2,4,7),F_2=m(3,5,6,7)$

如：全减器：$F_1$为差，$F_2$向高位的借位信号。1247 1237 全减器

消除竞争冒险:

1.修改逻辑设计(增即冗余项)，可用卡诺图相切但不相交部分画个圈的项，即为需要增加的项。

六.设计题。

1.利用异步2-5-10进制计数器设计$n$进制计数器(n=60)。

可用两片该计数器第一片表示十位，第二片表示个位。当第二片到达$1001$时作为第一片的输入信号，然后第一片到达$0110$时，第一片进行异步清零即可。

2.利用 74LS161四位二进制加法计数器设计$n$进制计数器(n=10)。

方法1：同步预置法，当计数器计到$1001=9$就是$LOAD$置为低电平，具体实现是利用与非门连接$Q_3,Q_0$到$LOAD$端。

画电路图时注意：$ENP,ENP$ 接高电平，$CLK$接$CLK$，$D_3,D_2,D_1,D_0$默认接0(低电平)。

方法2：设计$n=14$，可以使用反馈复位法，达到$1110$时可以复位，具体将$Q_3,Q_2,Q_1$接与非门连向$MR$端。

注意使用反馈复位法画状态转换图时：是从$0000$到$n-1$对应的二进制。

比如$n=14,n-1=13=1101$，则进位信号要用令一个与非门$Q_3,Q_2,Q_0$连接输出$F$进位信号。

对于Mealy 型电路 画状态转换图时，若有输入和输出，则要在转移边上写

输入/输出。

实现同一功能的Mealy型同步时序电路比Moore同步时序电路所需的状态数目更少。

74HC238 先行四位加法计数器：

常见的功能：

1.$\ge 5$时加3，则为8421转5421，$\ge 5$时减3，5421转8421.

2.$\ge 5$时加6，则为8421转2421，$\ge 5$时减6，$2421$转8421.

3.都加3，则为8421转余三码。

4.都减3，余三码转$8421$。

5.$<5$时加3，则为5421转余三码。

6.$<5$时减3，则为余三码转$5421$。

数字系统是指能对数字信号进行输入、存储、加工和传输的实体。

噪声容限：逻辑电路容忍噪声能力的量度。描述逻辑电路的抗干扰能力

竞争-冒险的产生是有条件的，有竞争的存在并不一定产生竞争-冒险。

assign赋值的对象必须是wire（网线）类型变量，模块的端口默认类型是wire类型，所以不需要再加以说明。

同步触发器 在CLK为高电平期间会触发。

用触发器设置异步$n$进制加法计数器：

所需的触发器的个数：$2^x\ge n$的最小$x$。

1.画出状态转换图。

2.画出状态转换表，标出每个次态的上升，下降。

画出每个状态的次态卡诺图(上升记为1)。

写出驱动方程和时钟方程。

根据观察法得出每个状态的CLK。

画出电路图。

verilog HDL 描述：

module 电路名(输入变量，输出变量);

​ input 输入变量名; //

​ output 输出变量名; ///

​ reg 输出变量名; //

​ always @(可能变化的输入变量)

​ case({输入变量})

​ 变量个数‘ 进制 对应的进制数: 赋值语句;

​ …

​ …

​ default: …;

​ endcase

endmodule

每一个语句后面要写注释。

begin … end 相当于一个大括号块 { … }

储存n位二进制信息 最少需要n个触发器。

如果问是n位就是n个触发器，如果是n进制就是$2^x\ge n$。

74LS161六进制加法计数器：

用反馈预置数法：

1.预制为0. 则为0->1->2->3->4->5->0

2.预置最小数： 10-11-12-13-14-15-10 置为10

3.预制最大数： 0-1-2-3-4-15-0

4.预制中间数 1-2-3-4-5-6-1。

最后

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