【verilog 语法】always 和 always@(*) 的区别

86 阅读 0 评论 57 点赞

我是靠谱客的博主机智月饼，最近开发中收集的这篇文章主要介绍【verilog 语法】always 和 always@(*) 的区别，觉得挺不错的，现在分享给大家，希望可以做个参考。

always@(*)

always@后面内容是敏感变量，always@(*)里面的敏感变量为*，意思是说敏感变量由综合器根据always里面的输入变量自动添加，不用自己考虑。

如果没有@，那就是不会满足特定条件才执行，而是执行完一次后立马执行下一次，一直重复执行

比如，testbench里面产生50Mhz的时钟就(假设时间尺度是1ns）可以写成：

always #20 CLK_50Mhz = ～CLK_50Mhz;

如果觉得靠谱客网站的内容还不错，欢迎将靠谱客网站推荐给程序员好友。

本图文内容来源于网友提供，作为学习参考使用，或来自网络收集整理，版权属于原作者所有。