eda技术试卷_EDA技术试题库完整

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EDA

技术题库

一

．

填空题

1. Verilog

的基本设计单元是

模块

。

它是由两部分组成

，

一部分

描述接口

；

另一部分描述

逻

辑功能

，

即定义输入是如何影响输出的

。

2.

用

assign

描述的语句

我们一般称之为

组合逻辑

，

并且它们是属于

并行语句

，

即于语句的

书写次序无关

。

而用

always

描述的语句

我们一般称之为

组合逻辑或时序逻辑

，

并且它们是

属于

串行语句

，

即于语句的书写有关

。

3

．

在

case

语句中至少要有一条

default

语句

。

4.

已知

x=4

’

b1001,y=4

’

0110,

则

x

的

4

位补码为

4

’

b1111

，

而

y

的

4

位的补码为

4

’

b0110

。

5.

两个进程之间是

并行语句

。

而在

Always

中的语句则是

顺序语句

。

6.

综合

是将高层次上描述的电子系统转换为低层次上描述的电子系统

，

以便于系统的具体

硬件实现

。

综合器

是能自动将高层次的表述

(

系统级

、

行为级

)

转化为低层次的表述

(

门

级

、

结构级

)

的计算机程序

7.

设计输入的方式有

原理图

、

硬件描述语言

、

状态图

以及

波形图

。

8.

按照仿真的电路描述级别的不同

，

HDL

仿真器可以完成

：

系统级仿真

，

行为级仿真

，

RTL

级仿真

，

门级

(

时序

)

仿真

。

按照仿真是否考虑硬件延时分类

，

可以分为

：

功能仿真

和

时

序仿真

。

仿真器可分为

基于元件

(

逻辑门

)

仿真器

和

基于

HDL

语言的仿真器

9.

IP

核

是知识产权核或知识产权模块

，

在

EDA

技术中具有十分重要的地位

。

半导体产业的

IP

定义为用于

ASIC

或

FPGA

中的预先设计好的电路功能模块

。

IP

分为软

IP

、

固

IP

和硬

IP

。

10.

可编程逻辑器件

PLD

是一种通过用户编程或配置实现所需逻辑功能的逻辑器件

，

也就是

说用户可以根据自己的需求

，

通过

EDA

开发技术对其硬件结构和工作方式进行重构

，

重新

设计其逻辑功能