System Verilog中延时参数传递的时钟周期控制
task参数传递
参数传递的过程
在system Verilog的task对参数处理过程：参数传递最好是标注方向，在子程序的开头把input 和inout的值复制给本地变量，子程序退出时，复制output和inout的值。
本程序中将时钟周期period设置为input型。在forever里面将period除2计算出半个周期的时间。
`timescale 1ns/1ps
// clock generation
task clk_gen(input int period = 10);
clk <= 0;
forever begin
#(period/2) clk<= !clk;
end
endtask
initial begin
// generate clk
clk_gen(20);//period 20ns
end
如果对你有帮助那就关注点个赞。
最后
以上就是优美宝马最近收集整理的关于System Verilog中延时参数传递的时钟周期控制task参数传递的全部内容，更多相关System内容请搜索靠谱客的其他文章。
本图文内容来源于网友提供，作为学习参考使用，或来自网络收集整理，版权属于原作者所有。
发表评论 取消回复