System Verilog中延时参数传递的时钟周期控制task参数传递
System Verilog中延时参数传递的时钟周期控制task参数传递参数传递的过程在system Verilog的task对参数处理过程：参数传递最好是标注方向，在子程序的开头把input 和inout的值复制给本地变量，子程序退出时，复制output和inout的值。本程序中将时钟周期period设置为input型。在forever里面将period除2计算出半个周期的时间。`timescale 1ns/1ps// clock generationtask clk_gen(input
