概述
以下verilog代码中，a=12,b=10,则下列运算正确的是（D）
input [3:0] a;
input [3:0] b;
output signed [7:0] z;
wire signed [3:0] c;
assign c = a[3:0]*b[3:0];
assign z =c;
A. 8
B. -120
C 120
D -8
解析:120 = 1111000(b),所以z = 8'b0111_1000; c = 4'b1000; 有因为有符号数，最高位表示符号位，所以值为-8
最后
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