我是靠谱客的博主 暴躁朋友,这篇文章主要介绍verilog模块端口允许类型,现在分享给大家,希望可以做个参考。

模块定义时的端口类型和例化时连接端口的信号类型可以不一致。

(1)模块定义时new_data为输入端口,必须为wire型,而例化时,连接此端口的信号类型可以为wire型,也可以为reg型

(2)show_cnt定义时为输出端口,可以为reg类型,也可以为wire类型,但是例化时连接此端口的信号类型必须为wire类型。

模块定义时:

 

例化时:

最后

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