Verilog小总结Verilog小总结
Verilog小总结基础assignassign作为一个组合逻辑常用的语句，可认为是将电线连接起来，当然它能做的不仅仅是将一个输入直接输出，它能把输入信号进行逻辑运算后再输出。当assign左右两边位宽不相等时，将自动进行零扩展或截断以匹配左边的位宽。eg：module top_module ( input a, input b, input c, input d, output out, output out_n ); wire w1, w2; // Declare two wi
