数字集成电路设计-9-除法器的verilog简单实现（续2）引言1，RTL编码2,，验证结果
引言两年前，我写过一个简单的除法器，当时由于时间问题，只实现了一个简单的逻辑电路，但是实际中大多都是时序的，所以后面给出了修改意见，但是并没有进行进一步的测试，最近发现那个简单的除法器引起了很多讨论，本小节就做一个终结。1，RTL编码a，div_rill.v/** module:div_rill* file name:div_rill.v* syn:yes* author:rill* d
