verilog将100mhz分频为1hz_50m 分频器设计——50MHZ(含verilog程序)
50m 分频器设计——50MHZ(含verilog程序)分频器设计一、实验目的1、熟悉分频器的原理；2、掌握采用Verilog HDL语言设计分频器的方法；3、进一步学习利用VerilogHDL语言进行层次设计的方法。(wWW.niubb.NeT)二、实验内容1、采用Verilog语言设计一个十分频器，记录Verilog程序；2、对十分频器进行功能仿真，观察仿真波形；3、仿真没有问题后，将分频比改...
