Verilog中 reg和wire 用法和区别以及always和assign的区别
1、从仿真角度来说，HDL语言面对的是编译器如modelsim，相当于使用软件思路，此时： wire对应于连续赋值，如assign； reg对应于过程赋值，如always，initial；2、从综合角度，HDL语言面对的是综合器，相当于从电路角度来思考，此时： wire型变量综合出来一般情况下是一根导线。 reg变量在always中有两种情况
