典雅大炮

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2年10月17天

利用饼状图来设计三个嵌套的半空心圆

之前在工作中做过如下图设计的图表,今天闲来无事把我做的记录下来,可以帮助更多的人少绕弯路,提高工作效率,少死几个脑细胞, 起初我做这个图的时候毫无头绪,后来请教了同一个公司不同部门的一个前端大神,后来结合自己的思考,利用一下午的时间做出来的,经历了很多痛苦的咀嚼,吭下来了,以此记录工作中的点点滴滴,上代码:// 半圆配置 setOptionPie:f...

Verilog中 reg和wire 用法和区别以及always和assign的区别

1、从仿真角度来说,HDL语言面对的是编译器如modelsim,相当于使用软件思路,此时:    wire对应于连续赋值,如assign;    reg对应于过程赋值,如always,initial;2、从综合角度,HDL语言面对的是综合器,相当于从电路角度来思考,此时:     wire型变量综合出来一般情况下是一根导线。     reg变量在always中有两种情况