Veirlog 学习记录(6)，数字频率计的设计与实现
FPGA的课程的大作业，我们选的是数字频率计设计。总体设计要求：可测量脉冲信号的频率被测信号由100MHz的系统时钟分频获得，频率为学号*1000 Hz测量结果在6位数码管上显示，高位若是零则不显示该位采用连续测量方式，每4秒为1个周期，其中1秒用于测量，3秒用于显示总体设计框图：子模块设计：- 分频模块：结构图：代码如下：module div( input cl...
