D触发器和锁存器 时序逻辑的一般设计规则是：在绝大多数设计中避免产生latch(锁存器)。它会让您设计的时序完蛋，并且它的隐蔽性很强，非老手不能查出。latch最大的危害在于不能过滤毛刺。这对于下一级电路是极其危险的。所以，只要能用D触发器的地方，就不用latch。钟控D触发器其实就是D锁存器，边沿D触发器才是真正的D触发器，钟控D触发器在使能情况下输出随输入变化，边沿触发器只有在边沿跳变的情况下输出才变化。两个锁... FPGA 2023-05-26 33 点赞 0 评论 50 浏览
