【 Verilog 】always@（）的敏感源中为什么不能双边沿触发？为什么不能双时钟触发？
最近用Verilog HDL设计了一个小电路，一个3分频的电路，用的是我刚接触FPGA时，别人告诉我的思路，没想到今天才发现有大问题？如下：module Freq_divide( input clk, input rst_n, output reg clk_divide ); wire clk_reverse; assign clk_reverse = ~clk;...
