【verilog教程】第7篇：时序逻辑和组合逻辑1 概述2 时序逻辑
本文依据网络资料及工作经验整理而成，如有错误请留言。文章为个人辛苦整理，付费内容，禁止私自转载。文章专栏：《黑猫的FPGA知识合集》本文主要参考链接：https://zhuanlan.zhihu.com/p/1105437981 概述“always”块既可用于描述组合逻辑也可描述时序逻辑。1、always内不可以多层嵌套always！2、在同一个always块中不要既用阻塞赋值，又用非阻塞赋值。不允许在多个always块中对同一个变量进行赋值。always里面可以用阻塞赋值，没有规定只
