干净帅哥

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2年10月17天

同步FIFO设计verilog设计及仿真

根据rd_addr_gen模块产生的读地址,在读使能(rd_en)为高电平的时候,将RAM中rd_addr[3:0]地址中的对应单元的数据在时钟上升沿到来的时候,读出到data_out[7:0]中。根据wr_addr_gen产生的写地址和在写使能(wr_en)为高电平的时候,将输入数据(data_in[7:0]) 在时钟上升沿到来的时候,写入wr_addr[3:0]地址对应的单元。如果FIFO未空(~empty)且有读使能(rd_en)有效,则rd_addr[3:0]加1;