全志V853（V系列产品）Tina SDK LCD小分辨率DCLK设置问题
当LCD使用小分辨率时，根据LCD需要的时序参数，计算出来的dlck一般会小于48MHz，或者更小，此时客户计算出来的dclk会很小，可能会整除不了24，然后直接设置了dclk,比如设置lcd_dclk_freq = ;驱动底层默认的分频系数为4分频，所以理论计算值得到的pll值为40MHz，而真实的LCD的PLL是由24MHz倍频得到，而40MHz，并不是24的倍数，所以此时PLL的频率会向上取，此处计算出来的是72MHz，然后4分频得到的真实的dlck是18MHz，从而使得LCD出现异常。
