【FPGA】初识Verilog
文章目录Verilog常用关键字逻辑值变量参数常量赋值方式always语句assign语句算术运算符归约运算符、按位运算符逻辑运算符逻辑运算符Verilog常用关键字逻辑值0：逻辑低电平，条件为假1：逻辑高电平，条件为真z：高阻态，无驱动x:未知逻辑电平（不存在）module：模块开始（模块名一般和文件名字相同）endmodule：模块结束input //输入信号关键字output //输出信号关键字inout //输入输出信号变量wir
