1 Verilog入门篇：基础语法题意整理题解主体题意整理VL3 奇偶校验题意整理题解主体题意整理题解主体参考答案VL5 位拆分与运算题意整理题解主体VL6 多功能数据处理器VL7 求两个数的差值 VL9 使用子模块实现三输入数的大小比较
LV1 制作一个四选一的多路选择器，要求输出定义上为线网类型信号示意图：波形示意图：输入描述：输入信号 d1,d2,d3,d4 sel类型 wire输出描述：输出信号 mux_out类型 wire题意整理本题要求设计一个四选一的多路器，注意输出的定义是线网类型，因此不能使用always组合逻辑块，但是实际上，在语言中使用reg并不一定会被综合成寄存器。题解主体可以得到状态转换：seld011d110d201...
